ラッチ回路のソースを表示

'''ラッチ回路'''（ラッチかいろ）は、[[マルチバイブレータ#双安定マルチバイブレータ回路|双安定マルチバイブレータ]]の一種で、1[[ビット]]の情報を保持できる状態を有する[[電子回路]]である。

== 概要 ==
[[アナログ回路]]の応用もあるが、[[デジタル回路]]（[[論理回路]]）のひとつとみなされることもある。[[クロック]]のある（同期・クロックド）ラッチでは、クロックのエッジ位置でのみ出力が変化するエッジトリガタイプと、「オープン」の期間は素通りするトランスペアレントタイプの2種類に大別される。

用語には揺れがあり、エッジトリガタイプを[[フリップフロップ]]とし、トランスペアレントタイプのみをラッチとする用法もある。また、エッジトリガタイプを同期式フリップフロップ、セット・リセットとトランスペアレントタイプを非同期式フリップフロップ、などとすることがある。

ラッチを含む回路は状態を記憶することができ、出力は状態と入力の組み合わせで決まる。このような回路を[[順序回路]]と呼ぶ。

近年の高速なアナログ回路では、[[コンパレータ]]や[[分周回路]]として[[平衡接続|差動]]のラッチ回路が数多く利用される。

== セット・リセット型ラッチ回路 ==
=== SRラッチ/双安定性ラッチ ===
[[ファイル:RS Flip-flop (NOR).svg|class=skin-invert-image|thumb|SRラッチ回路]]
最も基礎的なラッチが「SRラッチ」（あるいはRS-）である。Sは「Set」、Rは「Reset」の意である。

一般的な論理ゲートでの実装としては、たすきがけになったペアの[[NORゲート]]で構成する。状態は、右の図などでQの記号を付した端子から出力される。[[NANDゲート]]でも（少し動作が変わるが）同様の状態を持つ回路を構成できる（後述）。
[[ファイル:Flipflop RS type.svg|class=skin-invert-image|thumb|NANDによるRSラッチ]]
[[ファイル:SR Latch (Inverter).svg|class=skin-invert-image|thumb|インバータによるRSラッチ]]
また、論理でなく電子回路的な、言い換えるとアナログ的に調整された設計が必要になるが、インバータ2つなどによる構成もある<ref>[http://electronicdesign.com/analog/two-inverters-create-versatile-sr-flip-flop-no-nandnor-gates Two Inverters Create A Versatile SR Flip-Flop With No NAND/NOR Gates]{{Accessdate|2023-09-08}}</ref><ref>{{Wayback|url=http://orange.zero.jp/electronics/others/latch/LATCH.html|date=20160413235836|title=C-MOSインバータを使ったラッチ回路2例}}{{Accessdate|2023-09-08}}</ref>。

SとRの記号を付した端子が入力であり、それぞれ前述の通り「Set」と「Reset」である。両方ともLowの時、たすきがけ配線の[[フィードバック]]作用による双安定性により、 Qと<span style="text-decoration:overline">Q</span>の出力が、それぞれLowかHighのどちらか、かつ、互いに逆の状態に保たれる。

R (''Reset'') がLowの間に S (''Set'') が<!-- 一瞬でも --><!-- 実際には、出力が変化するまでのある程度の時間安定している必要があるので「一瞬」では変化しないことがありうるので、「一瞬でも」とするのはおかしい -->Highとなった場合、Q出力がHighとなり、SがLowに戻った後も QはHighを保持する。同様に、SがLowの間に Rが<!-- 一瞬でも -->Highとなった場合、Q出力がLowとなり、RがLowに戻った後も QはLowを保持する。

{|class="wikitable" style="text-align:center"
|-
! colspan="9" | SR ラッチ動作<ref>Roth, Charles H. Jr. "Latches and Flip-Flops." Fundamentals of Logic Design. Boston: PWS, 1995. Print.</ref>
|-
! colspan="4" | [[状態遷移表]] !! colspan="4" | {{仮リンク|励起表|en|Excitation table}}
|-
|'''S'''||'''R'''||'''Q<sub>next</sub>''' || '''動作''' || '''Q''' || '''Q<sub>next</sub>''' || '''S''' || '''R'''
|-
| Low || Low || Q<sub>prev</sub> || 保持||Low||Low||Low||X
|-
| Low || High || Low || リセット||Low||High||High||Low
|-
| High || Low || High || セット||High||Low||Low||High
|-
| High || High || -- || 禁止||High||High||X||Low
|}
[[File:R-S mk2.gif|thumb|right|クロスカップリングされた一対の[[NORゲート]]で構築されたSRラッチ。赤および黒は「1（真）」または「0（偽）」を示す]]
（この表において、Xはdon't care）

SとRを両方ともHighにした場合の動作は一般には不定であり、「禁止」とされている場合もある（上記の表では安全側をとり禁止とした）。次の節で説明する。

==== SRラッチの「不定」 ====
SとRの入力を両方ともHighにした場合については、一般に「不定」とされることが多い。ICの品種によっては、その内部構造などの理由により「禁止」とされている場合もあり、その場合は絶対にそのような入力を与えてはならない（MUST NOT）。一方で汎用論理ICと配線により自作した回路などでは、電子回路として意図的にそのような場合の動作を利用することもある。具体的には、両方をほぼ同時にLowにした場合に、その変化速度のわずかな違いによってどちらが早かったかを検出する回路という応用がある。クロック等を必要とせず、ハードウェアによる検出であるため確実度が高い。いずれにしても、「不定という状態」があるわけではない。

NORゲートで構成されたSRラッチの場合、入力を両方ともHighにすると、Qと<span style="text-decoration:overline">Q</span>の両方の出力が同時に、かつ過渡的にでなく<ref group="nb">一般に、2つのゲートからの出力が全くばらつきなく厳密に同時になることは無いので、過渡的な状態としては普通にありうる。</ref>Lowになる。Q = '''not''' <span style="text-decoration:overline">Q</span> という恒等式が成立していなければならない回路の場合（両方の出力を相補的に利用しているなど）、それに違反することになる。

ラッチとして集積されているICなどでは、内部が必ずしもNORゲートで構成されているとは限らず、実装によっては出力が安定する前に、長い振動状態を起こす危険もある（[[:en:Metastability in electronics]]）。

この「不定」に、出力を ''切り替える（トグルする）'' という状態を割り当てたものと見ることができるのが、[[#JKラッチ]]である。

==== NANDによるバリエーション ====
[[ファイル:SR Flip-flop Diagram.svg|class=skin-invert-image|thumb|NAND型<span style="text-decoration:overline">SR</span>ラッチ]]
前述の構成を[[NANDゲート]]に置き換えたものである。入力はSとRどちらも[[負論理]]となり、オーバーラインを付して<span style="text-decoration:overline">S</span>と<span style="text-decoration:overline">R</span>と示している。それ以外の動作や禁止についてはNORによるものと同様である。

負論理の不便性などにもかかわらず、<span style="text-decoration:overline">SR</span>ラッチは、歴史的に広く使われてきた。これは、論理方式によっては（たとえば[[CMOS]]以前の[[Diode-transistor logic|DTL]]や[[transistor-transistor logic|TTL]]など）NANDのほうが簡単なため安価に生産できたためである。CMOS論理方式でもNMOSとPMOSの特性の非対称性により、NANDのほうが少し有利である。
{|style="text-align:center; margin: 1em auto 1em auto"
|-
|
{| class="wikitable"
! colspan="7"|<span style="text-decoration:overline">SR</span>ラッチの動作
|-
!<span style="text-decoration:overline">S</span>!!<span style="text-decoration:overline">R</span>!!動作
|-
|Low||Low||禁止
|-
|Low||High||セット
|-
|High||Low||リセット
|-
|High||High||保持
|}
|
[[ファイル:Inverted SR Flip-flop.svg|class=skin-invert-image|thumb|<span style="text-decoration:overline">SR</span>ラッチのシンボル]]
|}

=== JKラッチ ===
[[ファイル:JK-FlipFlop (4-NAND).PNG|class=skin-invert-image|thumb|JKラッチ]]
JKラッチは、クロックを持つこともあり[[フリップフロップ#JK型フリップフロップ|JKフリップフロップ]]と言われることも多い。

'''JKラッチ'''は、次の状態を持つ。

{|style="text-align:center; margin: 1em auto 1em auto"
|-
|
{|class="wikitable"
|-
|colspan="5"| '''JKラッチ真理値表'''
|-
|'''J''' || '''K''' || '''Q<sub>next</sub>''' || '''コメント'''
|-
| Low || Low || Q<sub>prev</sub> || 保持
|-
| Low || High || Low || リセット
|-
| High || Low || High || セット
|-
| High || High || <span style="text-decoration:overline">Q</span><sub>prev</sub> || トグル
|}
|
[[ファイル:JK Flip-flop (Simple) Symbol.svg|class=skin-invert-image|thumb|JKラッチのシンボル]]
|}

したがって、JKラッチは、SRラッチにおいては不定となる入力に対して、出力を ''切り換える（トグルする）'' ような動作をする。

== ゲーテッド・ラッチ回路と条件付通過性 ==
ラッチは、データを通過するように設計されている。すなわち、入力信号が変化するとすぐに出力信号が変化する<ref group="nb">「通過」型のいくつかのラッチは、全ての信号が伝播されるものもある。</ref>。あるいは、一方の信号が入力されていない時に非透過にするための簡単な論理（例えば「Enable」入力）を、通過性のラッチに追加することができる。

このようにすることにより、 ''通過性の低い'' ラッチや ''エッジで動作する'' [[フリップフロップ]]などを実装することができる<ref>[https://books.google.co.jp/books?id=cWzSJ2ifBYoC&pg=PT447&lpg=PT447&dq=transparent-high+latch&source=bl&ots=GsQvp_wrOa&sig=Fz2ndxweo14TG4pvc0DNFWfo6WA&hl=ja&ei=Qpu5SpjvJaT66gPtpYWdAg&sa=X&oi=book_result&ct=result&redir_esc=y#v=onepage&q=transparent-high%20latch&f=false Vojin G. Oklobdzija著 「The Computer Engineering Handbook」]</ref>。

=== ゲーテッドSR型ラッチ回路 ===
[[ファイル:Gated SR flip-flop of 4 NAND.svg|class=skin-invert-image|thumb|NANDゲートで構成されたゲーテッドSRラッチ回路図]]
[[ファイル:SR (Clocked) Flip-flop Diagram.svg|class=skin-invert-image|thumb|NORゲートで構成されたゲーテッドSRラッチ回路図]]

''同期SRラッチ''（しばしば''クロックドSRラッチ'' と呼ばれる）は、<span style="text-decoration:overline">SR</span>ラッチへ2段目のNANDゲートを追加する（あるいはSRラッチに2段目のNORゲートを追加する）ことによって作ることができる。

そして、余分なゲートがさらに入力を逆にするので、単純な<span style="text-decoration:overline">SR</span>ラッチがゲーテッドSRラッチになる（逆に、単純なSRラッチは、負論理のイネーブルつきのゲーテッド<span style="text-decoration:overline">SR</span>ラッチとなる）。

'''E'''がHighのとき（''イネーブル'' が真のとき）、信号は入力ゲートを通り抜け、内部のラッチにデータが伝わる。次に、「(0,0) = ''保持''」以外のすべての組み合わせでは、(Q,<span style="text-decoration:overline">Q</span>) がすぐに出力される。すなわち、このラッチは通過型である。

'''E'''がLowのとき（''イネーブル'' が偽のとき）、ラッチは ''閉じられて'' いて、出力は '''E''' が High のときの値を保持する。

''イネーブル'' 入力はしばしば[[クロック信号]]となり、リードやライトのストローブ信号にもなる。

{|style="text-align:center; margin: 1em auto 1em auto"
|-
|
{|class="wikitable" style="text-align:center; margin: 1em auto 1em auto"
|-
|+ '''ゲーテッドSRラッチの真理値表'''
|-
!style="width: 2.5em;"| E/C !! 動作
|-
| 0 || 動作しない（状態保持）
|-
| 1 || 通常のSRラッチと同じ動作をする
|}
|style="vertical-align: middle;"|[[ファイル:Gated SR flip-flop Symbol.svg|class=skin-invert-image|thumb|ゲーテッドSRラッチのシンボル]]
|}

=== ゲーテッドDラッチ回路 ===
[[ファイル:D-Type Transparent Latch.svg|class=skin-invert-image|thumb|alt=Schematic diagram|
{| style="text-align: center;"
|colspan="2"| 通過型Dラッチ
|-
! D
| 入力
|-
! E
| Enable/clock
|-
! Q
| 出力
|-
! {{overline|Q}}
| Qの反転
|}]]
[[ファイル:D-type Transparent Latch (NOR).svg|class=skin-invert-image|thumb|SR (NOR) ラッチを元に構成したゲーテッドDラッチ]]

このラッチは、ゲーテッドSRラッチに密接に関連しており、同じようにして構成することができる。また、このラッチは ''通過型ラッチ''、''データラッチ''、あるいは単に ''ゲーテッドラッチ'' と呼ばれる。

Dラッチには、データと ''イネーブル'' の入力信号がある（イネーブルは、しばしば ''[[クロック]]'' または ''コントロール'' と呼ばれることがある）。''通過型'' という言葉は、イネーブル入力がOnのとき、入力Dからの信号が出力Qまで直接伝播することから付けられている。

通過型ラッチの典型的な使用例としては、I/Oポートや非同期回路がある<ref group="nb">通過型ラッチは、2相（ないし多相）[[クロック同期設計]]（トランジスタ数削減などの目的で採用される）で時々使用される。単相で、直接のフィードバックのある場合は[[発振]]するので、論理で発振が起きないよう保証するか、非通過型を使用するか、マスタ・スレーブ構成とするかなどしなければならない。</ref>。1つの回路あたりの通常複数のラッチを用いて、[[集積回路]]を構成することができる。一般的な[[汎用ロジックIC#7400シリーズ|7400シリーズ]]の例として、通過型ラッチが4素子入った 74HC75 がある。

{| style="text-align:center; margin: 1em auto 1em auto"
|-
|
{|class = wikitable style="text-align:center; margin: 1em auto 1em auto"
|-
|+ Dラッチ真理値表
|-
!style="width: 2.5em;"| E/C !!style="width: 2.5em;"| D
|rowspan="4" |
!style="width: 2.5em;"| Q !! style="width: 2.5em;"| {{overline|Q}} !!style="width: 5em;"| コメント
|-
| 0 || X || Q<sub>prev</sub> || {{overline|Q}}<sub>prev</sub> || 変化なし
|-
| 1 || 0 || 0 || 1 || Reset
|-
| 1 || 1 || 1 || 0 || Set
|}
|
[[ファイル:Transparent Latch Symbol.svg|class=skin-invert-image|frame|ゲーテッドDラッチのシンボル]]
|}
真理値表は、''e''nable/''c''lock 入力が0のとき、D入力は出力に影響を与えないことを示している。また、E/C入力がHighのとき、出力はDに等しい。
{{clear}}

=== ゲーテッド・トグル型ラッチ回路 ===
ゲーテッド・トグル型ラッチ回路は、前の状態を切り換える（トグルする）もうひとつの同期SRラッチである。

Tラッチ（[[フリップフロップ#T型フリップフロップ|Tフリップフロップ]]と呼ばれることが多い）は、トグル (T) 入力がHighなら、クロック入力がストローブされると状態が変化（「トグル」）する。

Tラッチを表す論理式は、 Q<sub>next</sub> = T ⊕ Q<sub>pre</sub> である。ここで、 Q<sub>next</sub> は次の状態であり、 Q<sub>prev</sub> は前の状態を示している。

{|style="text-align:center; margin: 1em auto 1em auto"
|-
|
{| class="wikitable" style="text-align:center; margin: 1em auto 1em auto"
|-
!style="width: 2.5em;"| T
!style="width: 2.5em;"| Q<sub>prev</sub>
!style="width: 2.5em;"| Q<sub>next</sub>
!style="width: 5em;"| コメント
|-
| 0
| 0
| 0
|rowspan="2"| 状態保持
|-
| 0
| 1
| 1
|-
| 1
| 0
| 1
|rowspan="2"| 状態のトグル
|-
| 1
| 1
| 0
|}
|[[ファイル:T-Type Flip-flop.svg|class=skin-invert-image|thumb|T型フリップフロップのシンボル。ここで > はクロック入力、 T はトグル入力、 Q は保持されているデータの出力を示す。]]
|}
<!-- [[ファイル:T FF using SR latch.jpg|250px|thumb|A gated T latch based on SR (NOR) latch]] -->
<!-- [[ファイル:T FF using D JK FF.jpg|250px|thumb|A gated T latch using JK flip-flop & a D flip-flop]] -->
Tフリップフロップは、JKフリップフロップを使って作ることができる（具体的には、TがJとKピンを接続することによって実装される）。

また、Dフリップフロップを使用してTフリップフロップを作ることもできる（具体的には、T入力とQ<sub>previous</sub>を、XORゲートを通してD入力に接続する）。

== 高速アナログ回路でのラッチ回路 ==
[[ファイル:Differential D Latch Symbol.svg|class=skin-invert-image|thumb|差動型Dラッチのシンボル]]
「ラッチ回路内部にあるクロスカップル部分の2つの信号線間に、微小な電位差があると、時間の経過とともにその電位差が開いていく」という特徴を利用して、[[コンパレータ]]を高速化するために、ラッチ回路がしばしば用いられる。

[[コンパレータ]]としてラッチを使用する場合、前段への'''キックバックノイズ'''の影響を考慮しておく必要がある<ref name="taniguchi">谷口研二著 「CMOSアナログ回路入門」 CQ出版 第8章 ISBN 978-4-7898-3037-9</ref><ref>[http://ieeexplore.ieee.org/xpls/abs_all.jsp?arnumber=1328250 PM Figueiredo, JC Vital, "Low kickback noise techniques for CMOS latched comparators", Circuits and Systems, 2004. ISCAS'04]</ref>。

ラッチ回路は高速な[[ADコンバータ]]などに応用される。[[ADコンバータ]]では、[[コンパレータ]]の速度が[[サンプリング]]周期を決定する重要な要因<ref name="McCarroll">[http://ieeexplore.ieee.org/xpls/abs_all.jsp?arnumber=127344 B.J.McCarroll, C.G.Sodini, H.S.Lee, "A High-speed CMOS Comparator for Use in an ADC", IEEE SSC, Vol.23, No.1, 1988]</ref>であり、Flash ADCなど複数のコンパレータが必要な場合に、回路面積の削減と高速化のためにラッチ回路を利用できる。

差動型の[[#ゲーテッドDラッチ回路|Dラッチ]]は、[[分周回路]]を構成するために用いられる。ダイナミック・ラッチ・コンパレータやトラック・アンド・ラッチ・コンパレータは差動型[[#ゲーテッドDラッチ回路|Dラッチ]]とみなせる。
{{clear}}

=== ダイナミック・ラッチ・コンパレータ ===
[[ファイル:Differential D Latch created by Inverter and Switch.svg|class=skin-invert-image|thumb|ダイナミック・ラッチ<ref name="McCarroll"/><ref>[http://ieeexplore.ieee.org/xpls/abs_all.jsp?arnumber=662703 P.Cusinato, M.Bruccoleri, D.D.Caviglia, and M.Valle, "Analysis of the Behavior of a Dynamic Latch Comparator", IEEE Tran. Circuits and Systems-I, Vol.45 No.3, 1998]</ref>]]
右図は、[[否定|インバータ]]と、スイッチを用いて、ダイナミック・ラッチを構成した回路である。

イネーブル信号 CK に High が入力されているとき、クロスカップル部にある2つのインバータの出力がHi-Zとなり、Dと<span style="text-decoration:overline">D</span>からの入力が、Zと<span style="text-decoration:overline">Z</span>へ伝えられる。

イネーブル信号 CK が Low になると、入力信号Dと<span style="text-decoration:overline">D</span>からのスイッチが Off となり、クロスカップル部にある2つのインバータ（ラッチ回路）が動作する。

Dと<span style="text-decoration:overline">D</span>の電位差が小さい場合でも、クロスカップル部分の動作が開始すると、Zと<span style="text-decoration:overline">Z</span>の電位差が徐々に大きくなり、1[[ビット]]の情報がラッチされるため、[[離散数学|離散]]時間での[[コンパレータ]]となる。

Zと<span style="text-decoration:overline">Z</span>の電位差は、
<math>V_{out}(t) \propto V_{in} \exp \left( \frac{t}{\tau} \right)</math>、<math>\tau = \frac{C}{g_m}</math> で与えられる<ref name="taniguchi"/>ため、前段にプリアンプを追加するなどして、初期値 V<sub>in</sub> をできる限り大きくするか、クロスカップル部にある[[寄生容量]] C を小さくするなどにより、応答速度の改善を図る。
<!--{{clear}}-->

=== トラック・アンド・ラッチ・コンパレータ ===
[[ファイル:Track and Latch Comparator by Bipoler.svg|class=skin-invert-image|thumb|トラック・アンド・ラッチ・コンパレータ]]
トラック・アンド・ラッチ・コンパレータは、[[負性抵抗|ネガティブインダクタンス]]回路を用いて、電流を操作し、ラッチ状態を作り出す回路である<ref>[https://patents.google.com/patent/US5140188 "High speed latching comparator using devices with negative impedance" US Patent 5140188]{{Accessdate|2023-09-08}}</ref>。
このコンパレータは[[バイポーラ]]と[[CMOS]]の両方で高速動作を実現でき<ref name="razavi_rf">Behzad Razavi著 黒田忠広監訳,「RFマイクロエレクトロニクス」p.317 丸善 2002 ISBN 4-621-07005-3</ref><ref>[http://ieeexplore.ieee.org/xpl/freeabs_all.jsp?arnumber=4263579 F.P.Cortes, A.Girardi and S.Bampi, "Track-and-Latch Comparator Design Using Associations of MOS Transistors and Characterization", IEEE ICECS 2006]</ref>、高速の[[ADコンバータ]]などに利用されている<ref>[http://www.cisl.columbia.edu/grads/yu/paperdownload/iccd2001.pdf KL Shepard, Y Zheng, "On-chip oscilloscopes for noninvasive time-domain measurement of waveforms", IEEE ICCD 2001]{{Accessdate|2023-09-08}}</ref>。
{{clear}}

=== 分周回路 ===
[[ファイル:Divider with Differential D Latch.svg|class=skin-invert-image|thumb|差動型Dラッチによる2分周回路<ref name="razavi_rf"/>]]
差動Dラッチを2段組み合わせると2分周回路を作ることができる。これはシングルエンドのDラッチからD[[フリップフロップ]]を構成する場合と同じである。
{{clear}}

== 脚注 ==
{{脚注ヘルプ}}

=== 注釈 ===
{{reflist|group=nb}}

=== 出典 ===
{{Reflist}}

== 関連記事 ==
* [[フリップフロップ]]
* [[論理ゲート]]
* [[コンパレータ]]
* [[マルチバイブレータ]]
* [[カウンタ (電子回路)]]

== 参考文献 ==
{{refbegin}}
<!--
*{{cite book | first=Enoch| last=Hwang| year=2006| title=Digital Logic and Microprocessor Design with VHDL| publisher=Thomson| isbn=0-534-46593-5| url=http://faculty.lasierra.edu/~ehwang/digitaldesign| authorlink=Enoch Hwang}}
-->
*[http://faculty.lasierra.edu/~ehwang/digitaldesign Enoch Hwang], "Digital Logic and Microprocessor Design with VHDL", Thomson, 2006, ISBN 0-534-46593-5
*Fundamentals of Digital Logic by Brown and Vranesic
*S.P.Vingron: `Switching Theory. Insight through Predicate Logic.' Springer Verlag, 2003. ISBN 3-540-40343-4 — extensively covers the theory of latches
*{{Wayback|url=http://www.globu.net/pp/english/pp/|date=20191109220002|title=Parallel Port Output expanding with Latches}}{{Accessdate|2023-09-08}}
*[http://www.circuitdesign.info/blog/2008/12/you-want-latches-we-got-latches-flip-flop-design/ CircuitDesign.info: You want latches? We got latches] CMOS D flip-flop design {{Accessdate|2023-09-08}}
{{refend}}

{{Normdaten}}
{{デフォルトソート:らつちかいろ}}
[[Category:電気回路]]

[[bn:ল্যাচ]]
[[en:Latch (electronics)]]